CSR_READ_4 488 dev/ic/acx.c sc->sc_info = CSR_READ_4(sc, ACXREG_INFO_REG_OFFSET);
CSR_READ_4 1492 dev/ic/acx.c if (CSR_READ_4(sc, ACXREG_PHY_CTRL) == 0)
CSR_READ_4 1695 dev/ic/acx.c val = CSR_READ_4(sc, ACXREG_FWMEM_DATA);
CSR_READ_4 2478 dev/ic/acx.c sc->sc_cmd = CSR_READ_4(sc, ACXREG_CMD_REG_OFFSET);
CSR_READ_4 198 dev/ic/dc.c CSR_WRITE_4(sc, reg, CSR_READ_4(sc, reg) | (x))
CSR_READ_4 201 dev/ic/dc.c CSR_WRITE_4(sc, reg, CSR_READ_4(sc, reg) & ~(x))
CSR_READ_4 213 dev/ic/dc.c CSR_READ_4(sc, DC_BUSCTL);
CSR_READ_4 250 dev/ic/dc.c if (!(CSR_READ_4(sc, DC_SIO) & DC_SIO_EE_DATAOUT)) {
CSR_READ_4 369 dev/ic/dc.c r = CSR_READ_4(sc, DC_SIO);
CSR_READ_4 389 dev/ic/dc.c *dest = (u_int16_t)CSR_READ_4(sc, DC_SIO) & 0xff;
CSR_READ_4 392 dev/ic/dc.c *dest |= ((u_int16_t)CSR_READ_4(sc, DC_SIO) & 0xff) << 8;
CSR_READ_4 433 dev/ic/dc.c if (CSR_READ_4(sc, DC_SIO) & DC_SIO_EE_DATAOUT)
CSR_READ_4 502 dev/ic/dc.c CSR_READ_4(sc, DC_SIO);
CSR_READ_4 505 dev/ic/dc.c if (CSR_READ_4(sc, DC_SIO) & DC_SIO_MII_DATAIN)
CSR_READ_4 713 dev/ic/dc.c rval = CSR_READ_4(sc, DC_PN_MII);
CSR_READ_4 752 dev/ic/dc.c rval = CSR_READ_4(sc, phy_reg) & 0x0000FFFF;
CSR_READ_4 764 dev/ic/dc.c phy_reg = CSR_READ_4(sc, DC_NETCFG);
CSR_READ_4 794 dev/ic/dc.c if (!(CSR_READ_4(sc, DC_PN_MII) & DC_PN_MII_BUSY))
CSR_READ_4 839 dev/ic/dc.c phy_reg = CSR_READ_4(sc, DC_NETCFG);
CSR_READ_4 1254 dev/ic/dc.c if (CSR_READ_4(sc, DC_NETCFG) & (DC_NETCFG_TX_ON|DC_NETCFG_RX_ON)) {
CSR_READ_4 1259 dev/ic/dc.c isr = CSR_READ_4(sc, DC_ISR);
CSR_READ_4 1280 dev/ic/dc.c watchdogreg = CSR_READ_4(sc, DC_WATCHDOG);
CSR_READ_4 1321 dev/ic/dc.c watchdogreg = CSR_READ_4(sc, DC_WATCHDOG);
CSR_READ_4 1402 dev/ic/dc.c if (!(CSR_READ_4(sc, DC_BUSCTL) & DC_BUSCTL_RESET))
CSR_READ_4 1686 dev/ic/dc.c reg = CSR_READ_4(sc, DC_AL_PAR0);
CSR_READ_4 1691 dev/ic/dc.c reg = CSR_READ_4(sc, DC_AL_PAR1);
CSR_READ_4 2402 dev/ic/dc.c r = CSR_READ_4(sc, DC_10BTSTAT);
CSR_READ_4 2416 dev/ic/dc.c r = CSR_READ_4(sc, DC_ISR);
CSR_READ_4 2483 dev/ic/dc.c isr = CSR_READ_4(sc, DC_ISR);
CSR_READ_4 2522 dev/ic/dc.c if ((CSR_READ_4(sc, DC_ISR) & DC_INTRS) == 0)
CSR_READ_4 2527 dev/ic/dc.c if (CSR_READ_4(sc, DC_ISR) & DC_INTRS)
CSR_READ_4 2535 dev/ic/dc.c while (((status = CSR_READ_4(sc, DC_ISR)) & DC_INTRS) &&
CSR_READ_4 1572 dev/ic/fxp.c while (((value = CSR_READ_4(sc, FXP_CSR_MDICONTROL)) & 0x10000000) == 0
CSR_READ_4 1598 dev/ic/fxp.c while((CSR_READ_4(sc, FXP_CSR_MDICONTROL) & 0x10000000) == 0 &&
CSR_READ_4 156 dev/ic/mtd8xx.c enaddr[0] = letoh32(CSR_READ_4(MTD_PAR0));
CSR_READ_4 157 dev/ic/mtd8xx.c enaddr[1] = letoh32(CSR_READ_4(MTD_PAR4));
CSR_READ_4 225 dev/ic/mtd8xx.c miir = (CSR_READ_4(MTD_MIIMGT) & ~MIIMGT_MASK) | MIIMGT_WRITE |
CSR_READ_4 268 dev/ic/mtd8xx.c miir = CSR_READ_4(MTD_MIIMGT);
CSR_READ_4 327 dev/ic/mtd8xx.c rxfilt = CSR_READ_4(MTD_TCRRCR) & ~RCR_AM;
CSR_READ_4 562 dev/ic/mtd8xx.c if (!(CSR_READ_4(MTD_BCR) & BCR_SWR)) {
CSR_READ_4 849 dev/ic/mtd8xx.c if (CSR_READ_4(MTD_ISR) & ISR_INTRS)
CSR_READ_4 857 dev/ic/mtd8xx.c while((status = CSR_READ_4(MTD_ISR)) & ISR_INTRS) {
CSR_READ_4 1059 dev/ic/mtd8xx.c if (CSR_READ_4(MTD_TCRRCR) & TCR_ENHANCED)
CSR_READ_4 1060 dev/ic/mtd8xx.c ifp->if_collisions += TSR_NCR_GET(CSR_READ_4(MTD_TSR));
CSR_READ_4 212 dev/ic/mtd8xxreg.h #define CSR_SETBIT(reg, val) CSR_WRITE_4(reg, CSR_READ_4(reg) | (val))
CSR_READ_4 213 dev/ic/mtd8xxreg.h #define CSR_CLRBIT(reg, val) CSR_WRITE_4(reg, CSR_READ_4(reg) & ~(val))
CSR_READ_4 343 dev/ic/re.c rval = CSR_READ_4(sc, RL_PHYAR);
CSR_READ_4 369 dev/ic/re.c rval = CSR_READ_4(sc, RL_PHYAR);
CSR_READ_4 520 dev/ic/re.c rxfilt = CSR_READ_4(sc, RL_RXCFG);
CSR_READ_4 567 dev/ic/re.c hwrev = CSR_READ_4(sc, RL_TXCFG) & RL_TXCFG_HWREV;
CSR_READ_4 587 dev/ic/re.c rxcfg = CSR_READ_4(sc, RL_RXCFG);
CSR_READ_4 852 dev/ic/re.c boot_eaddr.eaddr_word[1] = letoh32(CSR_READ_4(sc, RL_IDR4));
CSR_READ_4 853 dev/ic/re.c boot_eaddr.eaddr_word[0] = letoh32(CSR_READ_4(sc, RL_IDR0));
CSR_READ_4 878 dev/ic/re.c hwrev = CSR_READ_4(sc, RL_TXCFG) & RL_TXCFG_HWREV;
CSR_READ_4 1871 dev/ic/re.c rxcfg = CSR_READ_4(sc, RL_RXCFG);
CSR_READ_4 477 dev/ic/rtl81x9.c rxfilt = CSR_READ_4(sc, RL_RXCFG);
CSR_READ_4 751 dev/ic/rtl81x9.c txstat = CSR_READ_4(sc, RL_LAST_TXSTAT(sc));
CSR_READ_4 1009 dev/ic/rtl81x9.c rxcfg = CSR_READ_4(sc, RL_RXCFG);
CSR_READ_4 801 dev/ic/rtl81x9reg.h CSR_WRITE_4(sc, offset, CSR_READ_4(sc, offset) | (val))
CSR_READ_4 804 dev/ic/rtl81x9reg.h CSR_WRITE_4(sc, offset, CSR_READ_4(sc, offset) & ~(val))
CSR_READ_4 698 dev/ic/xl.c icfg = CSR_READ_4(sc, XL_W3_INTERNAL_CFG);
CSR_READ_4 720 dev/ic/xl.c icfg = CSR_READ_4(sc, XL_W3_INTERNAL_CFG);
CSR_READ_4 1298 dev/ic/xl.c if (CSR_READ_4(sc, XL_UPLIST_PTR) == 0 ||
CSR_READ_4 1299 dev/ic/xl.c CSR_READ_4(sc, XL_UPLIST_STATUS) & XL_PKTSTAT_UP_STALLED) {
CSR_READ_4 1343 dev/ic/xl.c if (CSR_READ_4(sc, XL_DOWNLIST_PTR))
CSR_READ_4 1367 dev/ic/xl.c if (CSR_READ_4(sc, XL_DMACTL) & XL_DMACTL_DOWN_STALLED ||
CSR_READ_4 1368 dev/ic/xl.c !CSR_READ_4(sc, XL_DOWNLIST_PTR)) {
CSR_READ_4 1818 dev/ic/xl.c if (!CSR_READ_4(sc, XL_DOWNLIST_PTR))
CSR_READ_4 2209 dev/ic/xl.c icfg = CSR_READ_4(sc, XL_W3_INTERNAL_CFG) & XL_ICFG_CONNECTOR_MASK;
CSR_READ_4 73 dev/mii/dcphy.c CSR_READ_4(sc, reg) | x)
CSR_READ_4 77 dev/mii/dcphy.c CSR_READ_4(sc, reg) & ~x)
CSR_READ_4 216 dev/mii/dcphy.c mode = CSR_READ_4(dc_sc, DC_NETCFG);
CSR_READ_4 278 dev/mii/dcphy.c reg = CSR_READ_4(dc_sc, DC_10BTSTAT);
CSR_READ_4 322 dev/mii/dcphy.c reg = CSR_READ_4(dc_sc, DC_10BTSTAT);
CSR_READ_4 326 dev/mii/dcphy.c if (CSR_READ_4(dc_sc, DC_10BTCTRL) & DC_TCTL_AUTONEGENBL) {
CSR_READ_4 328 dev/mii/dcphy.c tstat = CSR_READ_4(dc_sc, DC_10BTSTAT);
CSR_READ_4 380 dev/mii/dcphy.c if (CSR_READ_4(dc_sc, DC_NETCFG) & DC_NETCFG_SPEEDSEL)
CSR_READ_4 385 dev/mii/dcphy.c if (CSR_READ_4(dc_sc, DC_NETCFG) & DC_NETCFG_FULLDUPLEX)
CSR_READ_4 415 dev/mii/dcphy.c if ((CSR_READ_4(sc, DC_10BTSTAT) & DC_TSTAT_ANEGSTAT)
CSR_READ_4 446 dev/pci/if_bge.c if (CSR_READ_4(sc, BGE_EE_ADDR) & BGE_EEADDR_DONE)
CSR_READ_4 456 dev/pci/if_bge.c byte = CSR_READ_4(sc, BGE_EE_DATA);
CSR_READ_4 502 dev/pci/if_bge.c autopoll = CSR_READ_4(sc, BGE_MI_MODE);
CSR_READ_4 513 dev/pci/if_bge.c val = CSR_READ_4(sc, BGE_MI_COMM);
CSR_READ_4 525 dev/pci/if_bge.c val = CSR_READ_4(sc, BGE_MI_COMM);
CSR_READ_4 547 dev/pci/if_bge.c autopoll = CSR_READ_4(sc, BGE_MI_MODE);
CSR_READ_4 559 dev/pci/if_bge.c if (!(CSR_READ_4(sc, BGE_MI_COMM) & BGE_MICOMM_BUSY))
CSR_READ_4 1073 dev/pci/if_bge.c rxmode = CSR_READ_4(sc, BGE_RX_MODE) & ~BGE_RXMODE_RX_PROMISC;
CSR_READ_4 1183 dev/pci/if_bge.c tmp = CSR_READ_4(sc, BGE_PCI_CLKCTL) & 0x1f;
CSR_READ_4 1291 dev/pci/if_bge.c if (CSR_READ_4(sc, BGE_BMAN_MODE) & BGE_BMANMODE_ENABLE)
CSR_READ_4 1308 dev/pci/if_bge.c if (CSR_READ_4(sc, BGE_FTQ_RESET) == 0)
CSR_READ_4 1480 dev/pci/if_bge.c if (!(CSR_READ_4(sc, BGE_HCC_MODE) & BGE_HCCMODE_ENABLE))
CSR_READ_4 1806 dev/pci/if_bge.c misccfg = CSR_READ_4(sc, BGE_MISC_CFG);
CSR_READ_4 2115 dev/pci/if_bge.c if (CSR_READ_4(sc, 0x7e2c) == 0x60) {
CSR_READ_4 2170 dev/pci/if_bge.c val = CSR_READ_4(sc, BGE_MARB_MODE);
CSR_READ_4 2234 dev/pci/if_bge.c serdescfg = CSR_READ_4(sc, BGE_SERDES_CFG);
CSR_READ_4 2244 dev/pci/if_bge.c v = CSR_READ_4(sc, 0x7c00);
CSR_READ_4 2501 dev/pci/if_bge.c (!(CSR_READ_4(sc, BGE_PCI_PCISTATE) & BGE_PCISTATE_INTR_NOT_ACTIVE))) {
CSR_READ_4 2577 dev/pci/if_bge.c *s = CSR_READ_4(sc, BGE_RX_STATS + i);
CSR_READ_4 2598 dev/pci/if_bge.c CSR_READ_4(sc, stats + offsetof(struct bge_stats, stat))
CSR_READ_4 3031 dev/pci/if_bge.c sgdig = CSR_READ_4(sc, BGE_SGDIG_CFG);
CSR_READ_4 3080 dev/pci/if_bge.c if (CSR_READ_4(sc, BGE_MAC_STS) &
CSR_READ_4 3088 dev/pci/if_bge.c if (CSR_READ_4(sc, BGE_MAC_MODE) & BGE_MACMODE_HALF_DUPLEX)
CSR_READ_4 3220 dev/pci/if_bge.c if ((CSR_READ_4(sc, reg) & bit) == 0)
CSR_READ_4 3373 dev/pci/if_bge.c status = CSR_READ_4(sc, BGE_MAC_STS);
CSR_READ_4 3399 dev/pci/if_bge.c status = CSR_READ_4(sc, BGE_MAC_STS);
CSR_READ_4 3407 dev/pci/if_bge.c status = CSR_READ_4(sc, BGE_MAC_MODE);
CSR_READ_4 3420 dev/pci/if_bge.c } else if (CSR_READ_4(sc, BGE_MI_MODE) & BGE_MIMODE_AUTOPOLL) {
CSR_READ_4 3426 dev/pci/if_bge.c link = (CSR_READ_4(sc, BGE_MI_STS) & BGE_MISTS_LINK) ? 1 : 0;
CSR_READ_4 1816 dev/pci/if_bgereg.h val = CSR_READ_4(sc, BGE_MEMWIN_START + (x & 0xFFFF)); \
CSR_READ_4 2246 dev/pci/if_bgereg.h CSR_WRITE_4(sc, reg, (CSR_READ_4(sc, reg) | (x)))
CSR_READ_4 2248 dev/pci/if_bgereg.h CSR_WRITE_4(sc, reg, (CSR_READ_4(sc, reg) & ~(x)))
CSR_READ_4 129 dev/pci/if_ipw.c return CSR_READ_4(sc, IPW_CSR_INDIRECT_DATA);
CSR_READ_4 920 dev/pci/if_ipw.c r = CSR_READ_4(sc, IPW_CSR_RX_READ_INDEX);
CSR_READ_4 1012 dev/pci/if_ipw.c r = CSR_READ_4(sc, IPW_CSR_TX_READ_INDEX);
CSR_READ_4 1039 dev/pci/if_ipw.c if ((r = CSR_READ_4(sc, IPW_CSR_INTR)) == 0 || r == 0xffffffff)
CSR_READ_4 1412 dev/pci/if_ipw.c (CSR_READ_4(sc, IPW_CSR_IO) & IPW_IO_RADIO_DISABLED) ?
CSR_READ_4 1479 dev/pci/if_ipw.c if (CSR_READ_4(sc, IPW_CSR_RST) & IPW_RST_MASTER_DISABLED)
CSR_READ_4 1487 dev/pci/if_ipw.c CSR_WRITE_4(sc, IPW_CSR_RST, CSR_READ_4(sc, IPW_CSR_RST) |
CSR_READ_4 1501 dev/pci/if_ipw.c CSR_WRITE_4(sc, IPW_CSR_CTL, CSR_READ_4(sc, IPW_CSR_CTL) |
CSR_READ_4 1506 dev/pci/if_ipw.c if (CSR_READ_4(sc, IPW_CSR_CTL) & IPW_CTL_CLOCK_READY)
CSR_READ_4 1513 dev/pci/if_ipw.c CSR_WRITE_4(sc, IPW_CSR_RST, CSR_READ_4(sc, IPW_CSR_RST) |
CSR_READ_4 1518 dev/pci/if_ipw.c CSR_WRITE_4(sc, IPW_CSR_CTL, CSR_READ_4(sc, IPW_CSR_CTL) |
CSR_READ_4 1608 dev/pci/if_ipw.c CSR_WRITE_4(sc, IPW_CSR_CTL, CSR_READ_4(sc, IPW_CSR_CTL) |
CSR_READ_4 1618 dev/pci/if_ipw.c CSR_WRITE_4(sc, IPW_CSR_IO, CSR_READ_4(sc, IPW_CSR_IO) |
CSR_READ_4 1929 dev/pci/if_ipw.c sc->table1_base = CSR_READ_4(sc, IPW_CSR_TABLE1_BASE);
CSR_READ_4 1930 dev/pci/if_ipw.c sc->table2_base = CSR_READ_4(sc, IPW_CSR_TABLE2_BASE);
CSR_READ_4 140 dev/pci/if_iwi.c return CSR_READ_4(sc, IWI_CSR_INDIRECT_DATA);
CSR_READ_4 684 dev/pci/if_iwi.c val = CSR_READ_4(sc, IWI_CSR_CURRENT_TX_RATE);
CSR_READ_4 1099 dev/pci/if_iwi.c hw = CSR_READ_4(sc, IWI_CSR_RX_RIDX);
CSR_READ_4 1141 dev/pci/if_iwi.c hw = CSR_READ_4(sc, txq->csr_ridx);
CSR_READ_4 1170 dev/pci/if_iwi.c if ((r = CSR_READ_4(sc, IWI_CSR_INTR)) == 0 || r == 0xffffffff)
CSR_READ_4 1513 dev/pci/if_iwi.c (CSR_READ_4(sc, IWI_CSR_IO) & IWI_IO_RADIO_ENABLED) ?
CSR_READ_4 1542 dev/pci/if_iwi.c if (CSR_READ_4(sc, IWI_CSR_RST) & IWI_RST_MASTER_DISABLED)
CSR_READ_4 1551 dev/pci/if_iwi.c CSR_WRITE_4(sc, IWI_CSR_RST, CSR_READ_4(sc, IWI_CSR_RST) |
CSR_READ_4 1565 dev/pci/if_iwi.c CSR_WRITE_4(sc, IWI_CSR_CTL, CSR_READ_4(sc, IWI_CSR_CTL) |
CSR_READ_4 1572 dev/pci/if_iwi.c if (CSR_READ_4(sc, IWI_CSR_CTL) & IWI_CTL_CLOCK_READY)
CSR_READ_4 1582 dev/pci/if_iwi.c CSR_WRITE_4(sc, IWI_CSR_RST, CSR_READ_4(sc, IWI_CSR_RST) |
CSR_READ_4 1587 dev/pci/if_iwi.c CSR_WRITE_4(sc, IWI_CSR_CTL, CSR_READ_4(sc, IWI_CSR_CTL) |
CSR_READ_4 1604 dev/pci/if_iwi.c CSR_WRITE_4(sc, IWI_CSR_RST, CSR_READ_4(sc, IWI_CSR_RST) |
CSR_READ_4 1607 dev/pci/if_iwi.c if (CSR_READ_4(sc, IWI_CSR_RST) & IWI_RST_MASTER_DISABLED)
CSR_READ_4 1620 dev/pci/if_iwi.c CSR_WRITE_4(sc, IWI_CSR_RST, CSR_READ_4(sc, IWI_CSR_RST) &
CSR_READ_4 1751 dev/pci/if_iwi.c sentinel = CSR_READ_4(sc, IWI_CSR_AUTOINC_ADDR);
CSR_READ_4 1754 dev/pci/if_iwi.c CSR_WRITE_4(sc, IWI_CSR_RST, CSR_READ_4(sc, IWI_CSR_RST) &
CSR_READ_4 1781 dev/pci/if_iwi.c CSR_WRITE_4(sc, IWI_CSR_CTL, CSR_READ_4(sc, IWI_CSR_CTL) |
CSR_READ_4 176 dev/pci/if_lge.c CSR_READ_4(sc, reg) | (x))
CSR_READ_4 180 dev/pci/if_lge.c CSR_READ_4(sc, reg) & ~(x))
CSR_READ_4 183 dev/pci/if_lge.c CSR_WRITE_4(sc, LGE_MEAR, CSR_READ_4(sc, LGE_MEAR) | x)
CSR_READ_4 186 dev/pci/if_lge.c CSR_WRITE_4(sc, LGE_MEAR, CSR_READ_4(sc, LGE_MEAR) & ~x)
CSR_READ_4 201 dev/pci/if_lge.c if (!(CSR_READ_4(sc, LGE_EECTL) & LGE_EECTL_CMD_READ))
CSR_READ_4 209 dev/pci/if_lge.c val = CSR_READ_4(sc, LGE_EEDATA);
CSR_READ_4 254 dev/pci/if_lge.c if (!(CSR_READ_4(sc, LGE_GMIICTL) & LGE_GMIICTL_CMDBUSY))
CSR_READ_4 262 dev/pci/if_lge.c return (CSR_READ_4(sc, LGE_GMIICTL) >> 16);
CSR_READ_4 275 dev/pci/if_lge.c if (!(CSR_READ_4(sc, LGE_GMIICTL) & LGE_GMIICTL_CMDBUSY))
CSR_READ_4 369 dev/pci/if_lge.c if (!(CSR_READ_4(sc, LGE_MODE1) & LGE_MODE1_SOFTRST))
CSR_READ_4 567 dev/pci/if_lge.c if (CSR_READ_4(sc, LGE_GMIIMODE) & LGE_GMIIMODE_PCSENH)
CSR_READ_4 674 dev/pci/if_lge.c CSR_READ_4(sc, LGE_ISR);
CSR_READ_4 1030 dev/pci/if_lge.c ifp->if_collisions += CSR_READ_4(sc, LGE_STATSVAL);
CSR_READ_4 1032 dev/pci/if_lge.c ifp->if_collisions += CSR_READ_4(sc, LGE_STATSVAL);
CSR_READ_4 1072 dev/pci/if_lge.c status = CSR_READ_4(sc, LGE_ISR);
CSR_READ_4 223 dev/pci/if_msk.c return CSR_READ_4(sc, reg);
CSR_READ_4 1774 dev/pci/if_msk.c status = CSR_READ_4(sc, SK_Y2_ISSR2);
CSR_READ_4 1780 dev/pci/if_msk.c status = CSR_READ_4(sc, SK_ISR);
CSR_READ_4 1855 dev/pci/if_msk.c CSR_READ_4(sc_if->sk_softc, SK_CSR)));
CSR_READ_4 202 dev/pci/if_nge.c CSR_READ_4(sc, reg) | (x))
CSR_READ_4 206 dev/pci/if_nge.c CSR_READ_4(sc, reg) & ~(x))
CSR_READ_4 209 dev/pci/if_nge.c CSR_WRITE_4(sc, NGE_MEAR, CSR_READ_4(sc, NGE_MEAR) | (x))
CSR_READ_4 212 dev/pci/if_nge.c CSR_WRITE_4(sc, NGE_MEAR, CSR_READ_4(sc, NGE_MEAR) & ~(x))
CSR_READ_4 221 dev/pci/if_nge.c CSR_READ_4(sc, NGE_CSR);
CSR_READ_4 311 dev/pci/if_nge.c if (CSR_READ_4(sc, NGE_MEAR) & NGE_MEAR_EE_DOUT)
CSR_READ_4 441 dev/pci/if_nge.c ack = CSR_READ_4(sc, NGE_MEAR) & NGE_MEAR_MII_DATA;
CSR_READ_4 463 dev/pci/if_nge.c if (CSR_READ_4(sc, NGE_MEAR) & NGE_MEAR_MII_DATA)
CSR_READ_4 580 dev/pci/if_nge.c txcfg = CSR_READ_4(sc, NGE_TX_CFG);
CSR_READ_4 581 dev/pci/if_nge.c rxcfg = CSR_READ_4(sc, NGE_RX_CFG);
CSR_READ_4 635 dev/pci/if_nge.c filtsave = CSR_READ_4(sc, NGE_RXFILT_CTL);
CSR_READ_4 677 dev/pci/if_nge.c if (!(CSR_READ_4(sc, NGE_CSR) & NGE_CSR_RESET))
CSR_READ_4 904 dev/pci/if_nge.c if (CSR_READ_4(sc, NGE_CFG) & NGE_CFG_TBI_EN) {
CSR_READ_4 919 dev/pci/if_nge.c CSR_WRITE_4(sc, NGE_GPIO, CSR_READ_4(sc, NGE_GPIO)
CSR_READ_4 1450 dev/pci/if_nge.c bmsr = CSR_READ_4(sc, NGE_TBI_BMSR);
CSR_READ_4 1461 dev/pci/if_nge.c anlpar = CSR_READ_4(sc, NGE_TBI_ANLPAR);
CSR_READ_4 1462 dev/pci/if_nge.c txcfg = CSR_READ_4(sc, NGE_TX_CFG);
CSR_READ_4 1463 dev/pci/if_nge.c rxcfg = CSR_READ_4(sc, NGE_RX_CFG);
CSR_READ_4 1527 dev/pci/if_nge.c CSR_WRITE_4(sc, NGE_GPIO, CSR_READ_4(sc, NGE_GPIO)
CSR_READ_4 1532 dev/pci/if_nge.c status = CSR_READ_4(sc, NGE_ISR);
CSR_READ_4 1583 dev/pci/if_nge.c CSR_WRITE_4(sc, NGE_GPIO, CSR_READ_4(sc, NGE_GPIO)
CSR_READ_4 1833 dev/pci/if_nge.c txcfg = CSR_READ_4(sc, NGE_TX_CFG);
CSR_READ_4 1834 dev/pci/if_nge.c rxcfg = CSR_READ_4(sc, NGE_RX_CFG);
CSR_READ_4 1864 dev/pci/if_nge.c CSR_READ_4(sc, NGE_CFG)));
CSR_READ_4 1953 dev/pci/if_nge.c anar = CSR_READ_4(sc, NGE_TBI_ANAR);
CSR_READ_4 1957 dev/pci/if_nge.c bmcr = CSR_READ_4(sc, NGE_TBI_BMCR);
CSR_READ_4 1965 dev/pci/if_nge.c txcfg = CSR_READ_4(sc, NGE_TX_CFG);
CSR_READ_4 1966 dev/pci/if_nge.c rxcfg = CSR_READ_4(sc, NGE_RX_CFG);
CSR_READ_4 1998 dev/pci/if_nge.c bmcr = CSR_READ_4(sc, NGE_TBI_BMCR);
CSR_READ_4 2001 dev/pci/if_nge.c u_int32_t bmsr = CSR_READ_4(sc, NGE_TBI_BMSR);
CSR_READ_4 2022 dev/pci/if_nge.c u_int32_t anlpar = CSR_READ_4(sc, NGE_TBI_ANLPAR);
CSR_READ_4 162 dev/pci/if_sis.c CSR_READ_4(sc, reg) | (x))
CSR_READ_4 166 dev/pci/if_sis.c CSR_READ_4(sc, reg) & ~(x))
CSR_READ_4 169 dev/pci/if_sis.c CSR_WRITE_4(sc, SIS_EECTL, CSR_READ_4(sc, SIS_EECTL) | x)
CSR_READ_4 172 dev/pci/if_sis.c CSR_WRITE_4(sc, SIS_EECTL, CSR_READ_4(sc, SIS_EECTL) & ~x)
CSR_READ_4 201 dev/pci/if_sis.c CSR_READ_4(sc, SIS_CSR);
CSR_READ_4 284 dev/pci/if_sis.c if (CSR_READ_4(sc, SIS_EECTL) & SIS_EECTL_DOUT)
CSR_READ_4 355 dev/pci/if_sis.c enaddr[0] = CSR_READ_4(sc, SIS_RXFILT_DATA) & 0xffff;
CSR_READ_4 357 dev/pci/if_sis.c enaddr[1] = CSR_READ_4(sc, SIS_RXFILT_DATA) & 0xffff;
CSR_READ_4 359 dev/pci/if_sis.c enaddr[2] = CSR_READ_4(sc, SIS_RXFILT_DATA) & 0xffff;
CSR_READ_4 372 dev/pci/if_sis.c if ((CSR_READ_4(sc, SIS_EECTL) & SIS96x_EECTL_GNT)) {
CSR_READ_4 468 dev/pci/if_sis.c ack = CSR_READ_4(sc, SIS_EECTL) & SIS_MII_DATA;
CSR_READ_4 490 dev/pci/if_sis.c if (CSR_READ_4(sc, SIS_EECTL) & SIS_MII_DATA)
CSR_READ_4 578 dev/pci/if_sis.c if (!CSR_READ_4(sc, NS_BMSR))
CSR_READ_4 580 dev/pci/if_sis.c return CSR_READ_4(sc, NS_BMCR + (reg * 4));
CSR_READ_4 600 dev/pci/if_sis.c if (!(CSR_READ_4(sc, SIS_PHYCTL) & SIS_PHYCTL_ACCESS))
CSR_READ_4 610 dev/pci/if_sis.c val = (CSR_READ_4(sc, SIS_PHYCTL) >> 16) & 0xFFFF;
CSR_READ_4 657 dev/pci/if_sis.c if (!(CSR_READ_4(sc, SIS_PHYCTL) & SIS_PHYCTL_ACCESS))
CSR_READ_4 749 dev/pci/if_sis.c filtsave = CSR_READ_4(sc, SIS_RXFILT_CTL);
CSR_READ_4 791 dev/pci/if_sis.c ctl = CSR_READ_4(sc, SIS_RXFILT_CTL) & SIS_RXFILTCTL_ENABLE;
CSR_READ_4 854 dev/pci/if_sis.c if (!(CSR_READ_4(sc, SIS_CSR) & SIS_CSR_RESET))
CSR_READ_4 996 dev/pci/if_sis.c sc->sis_srr = CSR_READ_4(sc, NS_SRR);
CSR_READ_4 1492 dev/pci/if_sis.c status = CSR_READ_4(sc, SIS_ISR);
CSR_READ_4 1769 dev/pci/if_sis.c if (CSR_READ_4(sc, SIS_CFG) & SIS_CFG_EDB_MASTER_EN)
CSR_READ_4 1810 dev/pci/if_sis.c reg = CSR_READ_4(sc, NS_PHY_DSPCFG) & 0xfff;
CSR_READ_4 1813 dev/pci/if_sis.c reg = CSR_READ_4(sc, NS_PHY_TDATA) & 0xff;
CSR_READ_4 1820 dev/pci/if_sis.c reg = CSR_READ_4(sc, NS_PHY_DSPCFG);
CSR_READ_4 2021 dev/pci/if_sis.c CSR_READ_4(sc, SIS_ISR); /* clear any interrupts already pending */
CSR_READ_4 214 dev/pci/if_sk.c return CSR_READ_4(sc, reg);
CSR_READ_4 2124 dev/pci/if_sk.c status = CSR_READ_4(sc, SK_ISSR);
CSR_READ_4 2187 dev/pci/if_sk.c status = CSR_READ_4(sc, SK_ISSR);
CSR_READ_4 2368 dev/pci/if_sk.c CSR_READ_4(sc_if->sk_softc, SK_CSR)));
CSR_READ_4 2640 dev/pci/if_sk.c CSR_READ_4(sc, SK_ISSR);
CSR_READ_4 2700 dev/pci/if_sk.c val = CSR_READ_4(sc, sc_if->sk_tx_bmu);
CSR_READ_4 124 dev/pci/if_ste.c CSR_WRITE_4(sc, reg, CSR_READ_4(sc, reg) | x)
CSR_READ_4 127 dev/pci/if_ste.c CSR_WRITE_4(sc, reg, CSR_READ_4(sc, reg) & ~x)
CSR_READ_4 439 dev/pci/if_ste.c if (!(CSR_READ_4(sc, STE_DMACTL) & STE_DMACTL_DMA_HALTINPROG))
CSR_READ_4 1265 dev/pci/if_ste.c if (!(CSR_READ_4(sc, STE_ASICCTL) & STE_ASICCTL_RESET_BUSY))
CSR_READ_4 329 dev/pci/if_stge.c if (CSR_READ_4(sc, STGE_AsicCtrl) & AC_PhyMedia)
CSR_READ_4 501 dev/pci/if_stge.c if ((CSR_READ_4(sc, STGE_DMACtrl) & DMAC_TxDMAInProg) == 0)
CSR_READ_4 848 dev/pci/if_stge.c txstat = CSR_READ_4(sc, STGE_TxStatus);
CSR_READ_4 1119 dev/pci/if_stge.c (void) CSR_READ_4(sc, STGE_OctetRcvOk);
CSR_READ_4 1122 dev/pci/if_stge.c CSR_READ_4(sc, STGE_FramesRcvdOk);
CSR_READ_4 1127 dev/pci/if_stge.c (void) CSR_READ_4(sc, STGE_OctetXmtdOk);
CSR_READ_4 1130 dev/pci/if_stge.c CSR_READ_4(sc, STGE_FramesXmtdOk);
CSR_READ_4 1133 dev/pci/if_stge.c CSR_READ_4(sc, STGE_LateCollisions) +
CSR_READ_4 1134 dev/pci/if_stge.c CSR_READ_4(sc, STGE_MultiColFrames) +
CSR_READ_4 1135 dev/pci/if_stge.c CSR_READ_4(sc, STGE_SingleColFrames);
CSR_READ_4 1153 dev/pci/if_stge.c ac = CSR_READ_4(sc, STGE_AsicCtrl);
CSR_READ_4 1169 dev/pci/if_stge.c if ((CSR_READ_4(sc, STGE_AsicCtrl) & AC_ResetBusy) == 0)
CSR_READ_4 237 dev/pci/if_ti.c ack = CSR_READ_4(sc, TI_MISC_LOCAL_CTL) & TI_MLC_EE_DIN;
CSR_READ_4 261 dev/pci/if_ti.c sc->sc_dv.dv_xname, CSR_READ_4(sc, TI_MISC_LOCAL_CTL));
CSR_READ_4 270 dev/pci/if_ti.c sc->sc_dv.dv_xname, CSR_READ_4(sc, TI_MISC_LOCAL_CTL));
CSR_READ_4 278 dev/pci/if_ti.c sc->sc_dv.dv_xname, CSR_READ_4(sc, TI_MISC_LOCAL_CTL));
CSR_READ_4 289 dev/pci/if_ti.c sc->sc_dv.dv_xname, CSR_READ_4(sc, TI_MISC_LOCAL_CTL));
CSR_READ_4 300 dev/pci/if_ti.c if (CSR_READ_4(sc, TI_MISC_LOCAL_CTL) & TI_MLC_EE_DIN)
CSR_READ_4 1168 dev/pci/if_ti.c intrs = CSR_READ_4(sc, TI_MB_HOSTINTR);
CSR_READ_4 1211 dev/pci/if_ti.c if (!(CSR_READ_4(sc, TI_PCI_STATE) & TI_PCISTATE_32BIT_BUS)) {
CSR_READ_4 1215 dev/pci/if_ti.c if (CSR_READ_4(sc, 0x604) == 0x5555AAAA) {
CSR_READ_4 1248 dev/pci/if_ti.c if (CSR_READ_4(sc, TI_CPU_STATE) & TI_CPUSTATE_ROMFAIL) {
CSR_READ_4 1258 dev/pci/if_ti.c chip_rev = CSR_READ_4(sc, TI_MISC_HOST_CTL) & TI_MHC_CHIP_REV_MASK;
CSR_READ_4 1290 dev/pci/if_ti.c cacheline = CSR_READ_4(sc, TI_PCI_BIST) & 0xFF;
CSR_READ_4 1298 dev/pci/if_ti.c if (CSR_READ_4(sc, TI_PCI_CMDSTAT) & PCI_COMMAND_INVALIDATE_ENABLE) {
CSR_READ_4 1309 dev/pci/if_ti.c CSR_WRITE_4(sc, TI_PCI_CMDSTAT, CSR_READ_4(sc,
CSR_READ_4 1943 dev/pci/if_ti.c if (!(CSR_READ_4(sc, TI_MISC_HOST_CTL) & TI_MHC_INTSTATE))
CSR_READ_4 2412 dev/pci/if_ti.c media = CSR_READ_4(sc, TI_GCR_GLINK_STAT);
CSR_READ_4 2422 dev/pci/if_ti.c media = CSR_READ_4(sc, TI_GCR_LINK_STAT);
CSR_READ_4 982 dev/pci/if_tireg.h CSR_WRITE_4(sc, (reg), (CSR_READ_4(sc, (reg)) | (x)))
CSR_READ_4 984 dev/pci/if_tireg.h CSR_WRITE_4(sc, (reg), (CSR_READ_4(sc, (reg)) & ~(x)))
CSR_READ_4 327 dev/pci/if_tl.c return(CSR_READ_4(sc, TL_DIO_DATA + (reg & 3)));
CSR_READ_4 977 dev/pci/if_tl.c cmd = CSR_READ_4(sc, TL_HOSTCMD);
CSR_READ_4 1290 dev/pci/if_tl.c cmd = CSR_READ_4(sc, TL_HOSTCMD);
CSR_READ_4 1310 dev/pci/if_tl.c (unsigned int)CSR_READ_4(sc, TL_CH_PARM));
CSR_READ_4 1425 dev/pci/if_tl.c *p++ = CSR_READ_4(sc, TL_DIO_DATA);
CSR_READ_4 1426 dev/pci/if_tl.c *p++ = CSR_READ_4(sc, TL_DIO_DATA);
CSR_READ_4 1427 dev/pci/if_tl.c *p++ = CSR_READ_4(sc, TL_DIO_DATA);
CSR_READ_4 1428 dev/pci/if_tl.c *p++ = CSR_READ_4(sc, TL_DIO_DATA);
CSR_READ_4 1429 dev/pci/if_tl.c *p++ = CSR_READ_4(sc, TL_DIO_DATA);
CSR_READ_4 1627 dev/pci/if_tl.c cmd = CSR_READ_4(sc, TL_HOSTCMD);
CSR_READ_4 517 dev/pci/if_tlreg.h CSR_WRITE_4(sc, TL_HOSTCMD, CSR_READ_4(sc, TL_HOSTCMD) | (x))
CSR_READ_4 519 dev/pci/if_tlreg.h CSR_WRITE_4(sc, TL_HOSTCMD, CSR_READ_4(sc, TL_HOSTCMD) & ~(x))
CSR_READ_4 1234 dev/pci/if_vge.c status = CSR_READ_4(sc, VGE_ISR);
CSR_READ_4 117 dev/pci/if_vgevar.h CSR_WRITE_4(sc, reg, CSR_READ_4(sc, reg) | (x))
CSR_READ_4 124 dev/pci/if_vgevar.h CSR_WRITE_4(sc, reg, CSR_READ_4(sc, reg) & ~(x))
CSR_READ_4 172 dev/pci/if_vr.c CSR_READ_4(sc, reg) | (x))
CSR_READ_4 176 dev/pci/if_vr.c CSR_READ_4(sc, reg) & ~(x))
CSR_READ_4 278 dev/pci/if_vr.c ack = CSR_READ_4(sc, VR_MIICMD) & VR_MIICMD_DATAOUT;
CSR_READ_4 300 dev/pci/if_vr.c if (CSR_READ_4(sc, VR_MIICMD) & VR_MIICMD_DATAOUT)
CSR_READ_4 180 dev/pci/if_wb.c CSR_READ_4(sc, reg) | x)
CSR_READ_4 184 dev/pci/if_wb.c CSR_READ_4(sc, reg) & ~x)
CSR_READ_4 188 dev/pci/if_wb.c CSR_READ_4(sc, WB_SIO) | x)
CSR_READ_4 192 dev/pci/if_wb.c CSR_READ_4(sc, WB_SIO) & ~x)
CSR_READ_4 251 dev/pci/if_wb.c if (CSR_READ_4(sc, WB_SIO) & WB_SIO_EE_DATAOUT)
CSR_READ_4 383 dev/pci/if_wb.c ack = CSR_READ_4(sc, WB_SIO) & WB_SIO_MII_DATAOUT;
CSR_READ_4 409 dev/pci/if_wb.c if (CSR_READ_4(sc, WB_SIO) & WB_SIO_MII_DATAOUT)
CSR_READ_4 542 dev/pci/if_wb.c rxfilt = CSR_READ_4(sc, WB_NETCFG);
CSR_READ_4 597 dev/pci/if_wb.c if (CSR_READ_4(sc, WB_NETCFG) & (WB_NETCFG_TX_ON|WB_NETCFG_RX_ON)) {
CSR_READ_4 603 dev/pci/if_wb.c if ((CSR_READ_4(sc, WB_ISR) & WB_ISR_TX_IDLE) &&
CSR_READ_4 604 dev/pci/if_wb.c (CSR_READ_4(sc, WB_ISR) & WB_ISR_RX_IDLE))
CSR_READ_4 646 dev/pci/if_wb.c if (!(CSR_READ_4(sc, WB_BUSCTL) & WB_BUSCTL_RESET))
CSR_READ_4 1087 dev/pci/if_wb.c if (CSR_READ_4(sc, WB_ISR) & WB_RXSTATE_SUSPEND)
CSR_READ_4 1195 dev/pci/if_wb.c status = CSR_READ_4(sc, WB_ISR);