CSR_READ_2 249 dev/ic/acx.c ee_info = CSR_READ_2(sc, ACXREG_EEPROM_INFO);
CSR_READ_2 1096 dev/ic/acx.c intr_status = CSR_READ_2(sc, ACXREG_INTR_STATUS_CLR);
CSR_READ_2 1434 dev/ic/acx.c reg = CSR_READ_2(sc, ACXREG_SOFT_RESET);
CSR_READ_2 1444 dev/ic/acx.c reg = CSR_READ_2(sc, ACXREG_ECPU_CTRL);
CSR_READ_2 1465 dev/ic/acx.c if (CSR_READ_2(sc, ACXREG_EEPROM_CTRL) == 0)
CSR_READ_2 1550 dev/ic/acx.c reg = CSR_READ_2(sc, ACXREG_INTR_STATUS);
CSR_READ_2 2643 dev/ic/acx.c reg = CSR_READ_2(sc, ACXREG_INTR_STATUS);
CSR_READ_2 94 dev/ic/acxvar.h CSR_WRITE_2((sc), (reg), CSR_READ_2((sc), (reg)) | (b))
CSR_READ_2 96 dev/ic/acxvar.h CSR_WRITE_2((sc), (reg), CSR_READ_2((sc), (reg)) & (~(b)))
CSR_READ_2 367 dev/ic/an.c fid = CSR_READ_2(sc, AN_RX_FID);
CSR_READ_2 500 dev/ic/an.c id = CSR_READ_2(sc, AN_TX_CMP_FID);
CSR_READ_2 553 dev/ic/an.c if (CSR_READ_2(sc, AN_SW0) != AN_MAGIC) {
CSR_READ_2 555 dev/ic/an.c CSR_READ_2(sc, AN_SW0)));
CSR_READ_2 559 dev/ic/an.c status = CSR_READ_2(sc, AN_EVENT_STAT);
CSR_READ_2 589 dev/ic/an.c if (CSR_READ_2(sc, AN_COMMAND) & AN_CMD_BUSY) {
CSR_READ_2 592 dev/ic/an.c CSR_READ_2(sc, AN_COMMAND));
CSR_READ_2 607 dev/ic/an.c if (CSR_READ_2(sc, AN_EVENT_STAT) & AN_EV_CMD)
CSR_READ_2 612 dev/ic/an.c stat = CSR_READ_2(sc, AN_STATUS);
CSR_READ_2 615 dev/ic/an.c if (CSR_READ_2(sc, AN_COMMAND) & AN_CMD_BUSY)
CSR_READ_2 632 dev/ic/an.c CSR_READ_2(sc, AN_RESP0), CSR_READ_2(sc, AN_RESP1),
CSR_READ_2 633 dev/ic/an.c CSR_READ_2(sc, AN_RESP2));
CSR_READ_2 668 dev/ic/an.c status = CSR_READ_2(sc, AN_LINKSTAT);
CSR_READ_2 692 dev/ic/an.c if (CSR_READ_2(sc, AN_EVENT_STAT) & AN_EV_CMD)
CSR_READ_2 716 dev/ic/an.c (void) CSR_READ_2(sc, AN_DATA0);
CSR_READ_2 751 dev/ic/an.c status = CSR_READ_2(sc, AN_OFF0);
CSR_READ_2 822 dev/ic/an.c if (CSR_READ_2(sc, AN_EVENT_STAT) & AN_EV_ALLOC)
CSR_READ_2 831 dev/ic/an.c *idp = CSR_READ_2(sc, AN_ALLOC_FID);
CSR_READ_2 258 dev/ic/fxp.c if (CSR_READ_2(sc, FXP_CSR_EEPROMCONTROL) & FXP_EEPROM_EEDO)
CSR_READ_2 611 dev/ic/fxp.c if ((CSR_READ_2(sc, FXP_CSR_EEPROMCONTROL) & FXP_EEPROM_EEDO) == 0)
CSR_READ_2 678 dev/ic/fxp.c if (CSR_READ_2(sc, FXP_CSR_EEPROMCONTROL) &
CSR_READ_2 491 dev/ic/if_wi.c status = CSR_READ_2(sc, WI_EVENT_STAT);
CSR_READ_2 506 dev/ic/if_wi.c id = CSR_READ_2(sc, WI_ALLOC_FID);
CSR_READ_2 538 dev/ic/if_wi.c return CSR_READ_2(sc, fid);
CSR_READ_2 927 dev/ic/if_wi.c t = CSR_READ_2(sc, WI_DATA1);
CSR_READ_2 949 dev/ic/if_wi.c if (!(CSR_READ_2(sc, WI_COMMAND) & WI_CMD_BUSY))
CSR_READ_2 969 dev/ic/if_wi.c s = CSR_READ_2(sc, WI_EVENT_STAT) & WI_EV_CMD;
CSR_READ_2 972 dev/ic/if_wi.c s = CSR_READ_2(sc, WI_STATUS);
CSR_READ_2 1092 dev/ic/if_wi.c len = CSR_READ_2(sc, WI_DATA1);
CSR_READ_2 1095 dev/ic/if_wi.c code = CSR_READ_2(sc, WI_DATA1);
CSR_READ_2 1298 dev/ic/if_wi.c if (!(CSR_READ_2(sc, offreg) & (WI_OFF_BUSY|WI_OFF_ERR)))
CSR_READ_2 1355 dev/ic/if_wi.c if (CSR_READ_2(sc, WI_DATA0) != 0x1234 ||
CSR_READ_2 1356 dev/ic/if_wi.c CSR_READ_2(sc, WI_DATA0) != 0x5678)
CSR_READ_2 1379 dev/ic/if_wi.c if (CSR_READ_2(sc, WI_EVENT_STAT) & WI_EV_ALLOC)
CSR_READ_2 1386 dev/ic/if_wi.c *id = CSR_READ_2(sc, WI_ALLOC_FID);
CSR_READ_2 3190 dev/ic/if_wi.c power = CSR_READ_2(sc, WI_RESP0);
CSR_READ_2 260 dev/ic/mtd8xx.c return (phy ? 0 : (int)CSR_READ_2(MTD_PHYCSR + (reg << 1)));
CSR_READ_2 435 dev/ic/re.c rval = CSR_READ_2(sc, re8139_reg);
CSR_READ_2 716 dev/ic/re.c status = CSR_READ_2(sc, RL_ISR);
CSR_READ_2 1487 dev/ic/re.c status = CSR_READ_2(sc, RL_ISR);
CSR_READ_2 368 dev/ic/rtl81x9.c ack = CSR_READ_2(sc, RL_MII) & RL_MII_DATAIN;
CSR_READ_2 390 dev/ic/rtl81x9.c if (CSR_READ_2(sc, RL_MII) & RL_MII_DATAIN)
CSR_READ_2 603 dev/ic/rtl81x9.c cur_rx = (CSR_READ_2(sc, RL_CURRXADDR) + 16) % RL_RXBUFLEN;
CSR_READ_2 606 dev/ic/rtl81x9.c limit = CSR_READ_2(sc, RL_CURRXBUF) % RL_RXBUFLEN;
CSR_READ_2 814 dev/ic/rtl81x9.c status = CSR_READ_2(sc, RL_ISR);
CSR_READ_2 1406 dev/ic/rtl81x9.c return (CSR_READ_2(sc, rl8139_reg));
CSR_READ_2 795 dev/ic/rtl81x9reg.h CSR_WRITE_2(sc, offset, CSR_READ_2(sc, offset) | (val))
CSR_READ_2 798 dev/ic/rtl81x9reg.h CSR_WRITE_2(sc, offset, CSR_READ_2(sc, offset) & ~(val))
CSR_READ_2 235 dev/ic/xl.c if (!(CSR_READ_2(sc, XL_STATUS) & XL_STAT_CMDBUSY))
CSR_READ_2 254 dev/ic/xl.c CSR_READ_2(sc, XL_W4_PHY_MGMT) | (x))
CSR_READ_2 258 dev/ic/xl.c CSR_READ_2(sc, XL_W4_PHY_MGMT) & ~(x))
CSR_READ_2 352 dev/ic/xl.c ack = CSR_READ_2(sc, XL_W4_PHY_MGMT) & XL_MII_DATA;
CSR_READ_2 370 dev/ic/xl.c if (CSR_READ_2(sc, XL_W4_PHY_MGMT) & XL_MII_DATA)
CSR_READ_2 501 dev/ic/xl.c if (CSR_READ_2(sc, XL_W0_EE_CMD) & XL_EE_BUSY)
CSR_READ_2 548 dev/ic/xl.c word = CSR_READ_2(sc, XL_W0_EE_DATA);
CSR_READ_2 718 dev/ic/xl.c mediastat = CSR_READ_2(sc, XL_W4_MEDIA_STATUS);
CSR_READ_2 819 dev/ic/xl.c if (!(CSR_READ_2(sc, XL_STATUS) & XL_STAT_CMDBUSY))
CSR_READ_2 841 dev/ic/xl.c CSR_WRITE_2(sc, XL_W2_RESET_OPTIONS, CSR_READ_2(sc,
CSR_READ_2 1503 dev/ic/xl.c while ((status = CSR_READ_2(sc, XL_STATUS)) & XL_INTRS && status != 0xFFFF) {
CSR_READ_2 2206 dev/ic/xl.c status = CSR_READ_2(sc, XL_W4_MEDIA_STATUS);
CSR_READ_2 2365 dev/ic/xl.c status = CSR_READ_2(sc, XL_W4_MEDIA_STATUS);
CSR_READ_2 2551 dev/ic/xl.c n = CSR_READ_2(sc, 12);
CSR_READ_2 2602 dev/ic/xl.c sc->xl_media = CSR_READ_2(sc, XL_W3_MEDIA_OPT);
CSR_READ_2 229 dev/pci/if_msk.c return CSR_READ_2(sc, reg);
CSR_READ_2 867 dev/pci/if_msk.c CSR_READ_2(sc, SK_LINK_CTRL)));
CSR_READ_2 220 dev/pci/if_sk.c return CSR_READ_2(sc, reg);
CSR_READ_2 980 dev/pci/if_sk.c DPRINTFN(2, ("sk_reset: sk_csr=%x\n", CSR_READ_2(sc, SK_CSR)));
CSR_READ_2 982 dev/pci/if_sk.c CSR_READ_2(sc, SK_LINK_CTRL)));
CSR_READ_2 130 dev/pci/if_ste.c CSR_WRITE_2(sc, reg, CSR_READ_2(sc, reg) | x)
CSR_READ_2 133 dev/pci/if_ste.c CSR_WRITE_2(sc, reg, CSR_READ_2(sc, reg) & ~x)
CSR_READ_2 242 dev/pci/if_ste.c ack = CSR_READ_2(sc, STE_PHYCTL) & STE_PHYCTL_MDATA;
CSR_READ_2 264 dev/pci/if_ste.c if (CSR_READ_2(sc, STE_PHYCTL) & STE_PHYCTL_MDATA)
CSR_READ_2 377 dev/pci/if_ste.c fcur = CSR_READ_2(sc, STE_MACCTL0) & STE_MACCTL0_FULLDUPLEX;
CSR_READ_2 461 dev/pci/if_ste.c if (CSR_READ_2(sc, STE_EEPROM_CTL) & STE_EECTL_BUSY)
CSR_READ_2 494 dev/pci/if_ste.c word = CSR_READ_2(sc, STE_EEPROM_DATA);
CSR_READ_2 566 dev/pci/if_ste.c if (!(CSR_READ_2(sc, STE_ISR) & STE_ISR_INTLATCH))
CSR_READ_2 570 dev/pci/if_ste.c status = CSR_READ_2(sc, STE_ISR_ACK);
CSR_READ_2 347 dev/pci/if_stge.c sc->sc_arpcom.ac_enaddr[0] = CSR_READ_2(sc,
CSR_READ_2 349 dev/pci/if_stge.c sc->sc_arpcom.ac_enaddr[1] = CSR_READ_2(sc,
CSR_READ_2 351 dev/pci/if_stge.c sc->sc_arpcom.ac_enaddr[2] = CSR_READ_2(sc,
CSR_READ_2 353 dev/pci/if_stge.c sc->sc_arpcom.ac_enaddr[3] = CSR_READ_2(sc,
CSR_READ_2 355 dev/pci/if_stge.c sc->sc_arpcom.ac_enaddr[4] = CSR_READ_2(sc,
CSR_READ_2 357 dev/pci/if_stge.c sc->sc_arpcom.ac_enaddr[5] = CSR_READ_2(sc,
CSR_READ_2 807 dev/pci/if_stge.c if ((CSR_READ_2(sc, STGE_IntStatus) & IS_InterruptStatus) == 0)
CSR_READ_2 811 dev/pci/if_stge.c isr = CSR_READ_2(sc, STGE_IntStatusAck);
CSR_READ_2 1125 dev/pci/if_stge.c (u_int) CSR_READ_2(sc, STGE_FramesLostRxErrors);
CSR_READ_2 1138 dev/pci/if_stge.c (u_int) CSR_READ_2(sc, STGE_FramesAbortXSColls) +
CSR_READ_2 1139 dev/pci/if_stge.c (u_int) CSR_READ_2(sc, STGE_FramesWEXDeferal);
CSR_READ_2 1349 dev/pci/if_stge.c CSR_READ_2(sc, STGE_DebugCtrl) | 0x0200);
CSR_READ_2 1353 dev/pci/if_stge.c CSR_READ_2(sc, STGE_DebugCtrl) | 0x0010);
CSR_READ_2 1356 dev/pci/if_stge.c CSR_READ_2(sc, STGE_DebugCtrl) | 0x0020);
CSR_READ_2 1472 dev/pci/if_stge.c if ((CSR_READ_2(sc, STGE_EepromCtrl) & EC_EepromBusy) == 0)
CSR_READ_2 1496 dev/pci/if_stge.c *data = CSR_READ_2(sc, STGE_EepromData);
CSR_READ_2 319 dev/pci/if_tl.c return(CSR_READ_2(sc, TL_DIO_DATA + (reg & 3)));
CSR_READ_2 398 dev/pci/if_tl.c f = CSR_READ_2(sc, TL_DIO_DATA + (reg & 3));
CSR_READ_2 413 dev/pci/if_tl.c f = CSR_READ_2(sc, TL_DIO_DATA + (reg & 3));
CSR_READ_2 1350 dev/pci/if_tl.c ints = CSR_READ_2(sc, TL_HOST_INT);
CSR_READ_2 222 dev/pci/if_vge.c word = CSR_READ_2(sc, VGE_EERDDAT);
CSR_READ_2 341 dev/pci/if_vge.c rval = CSR_READ_2(sc, VGE_MIIDATA);
CSR_READ_2 115 dev/pci/if_vgevar.h CSR_WRITE_2(sc, reg, CSR_READ_2(sc, reg) | (x))
CSR_READ_2 122 dev/pci/if_vgevar.h CSR_WRITE_2(sc, reg, CSR_READ_2(sc, reg) & ~(x))
CSR_READ_2 164 dev/pci/if_vr.c CSR_READ_2(sc, reg) | (x))
CSR_READ_2 168 dev/pci/if_vr.c CSR_READ_2(sc, reg) & ~(x))
CSR_READ_2 341 dev/pci/if_vr.c frame->mii_data = CSR_READ_2(sc, VR_MIIDATA);
CSR_READ_2 554 dev/pci/if_vr.c if (CSR_READ_2(sc, VR_COMMAND) & (VR_CMD_TX_ON|VR_CMD_RX_ON)) {
CSR_READ_2 577 dev/pci/if_vr.c if (!(CSR_READ_2(sc, VR_COMMAND) & VR_CMD_RESET))
CSR_READ_2 1053 dev/pci/if_vr.c i && (CSR_READ_2(sc, VR_COMMAND) & VR_CMD_RX_ON);
CSR_READ_2 1097 dev/pci/if_vr.c i && (CSR_READ_2(sc, VR_COMMAND) & VR_CMD_TX_ON);
CSR_READ_2 1182 dev/pci/if_vr.c status = CSR_READ_2(sc, VR_ISR);
CSR_READ_2 393 dev/pci/if_wi_pci.c if (CSR_READ_2(sc, WI_SW0) != WI_DRVR_MAGIC) {