cpu_reg 364 dev/pci/if_bnx.c void bnx_load_cpu_fw(struct bnx_softc *, struct cpu_reg *,
cpu_reg 2526 dev/pci/if_bnx.c bnx_load_cpu_fw(struct bnx_softc *sc, struct cpu_reg *cpu_reg,
cpu_reg 2533 dev/pci/if_bnx.c val = REG_RD_IND(sc, cpu_reg->mode);
cpu_reg 2534 dev/pci/if_bnx.c val |= cpu_reg->mode_value_halt;
cpu_reg 2535 dev/pci/if_bnx.c REG_WR_IND(sc, cpu_reg->mode, val);
cpu_reg 2536 dev/pci/if_bnx.c REG_WR_IND(sc, cpu_reg->state, cpu_reg->state_value_clear);
cpu_reg 2539 dev/pci/if_bnx.c offset = cpu_reg->spad_base + (fw->text_addr - cpu_reg->mips_view_base);
cpu_reg 2548 dev/pci/if_bnx.c offset = cpu_reg->spad_base + (fw->data_addr - cpu_reg->mips_view_base);
cpu_reg 2557 dev/pci/if_bnx.c offset = cpu_reg->spad_base + (fw->sbss_addr - cpu_reg->mips_view_base);
cpu_reg 2566 dev/pci/if_bnx.c offset = cpu_reg->spad_base + (fw->bss_addr - cpu_reg->mips_view_base);
cpu_reg 2575 dev/pci/if_bnx.c offset = cpu_reg->spad_base +
cpu_reg 2576 dev/pci/if_bnx.c (fw->rodata_addr - cpu_reg->mips_view_base);
cpu_reg 2585 dev/pci/if_bnx.c REG_WR_IND(sc, cpu_reg->inst, 0);
cpu_reg 2586 dev/pci/if_bnx.c REG_WR_IND(sc, cpu_reg->pc, fw->start_addr);
cpu_reg 2589 dev/pci/if_bnx.c val = REG_RD_IND(sc, cpu_reg->mode);
cpu_reg 2590 dev/pci/if_bnx.c val &= ~cpu_reg->mode_value_halt;
cpu_reg 2591 dev/pci/if_bnx.c REG_WR_IND(sc, cpu_reg->state, cpu_reg->state_value_clear);
cpu_reg 2592 dev/pci/if_bnx.c REG_WR_IND(sc, cpu_reg->mode, val);
cpu_reg 2606 dev/pci/if_bnx.c struct cpu_reg cpu_reg;
cpu_reg 2616 dev/pci/if_bnx.c cpu_reg.mode = BNX_RXP_CPU_MODE;
cpu_reg 2617 dev/pci/if_bnx.c cpu_reg.mode_value_halt = BNX_RXP_CPU_MODE_SOFT_HALT;
cpu_reg 2618 dev/pci/if_bnx.c cpu_reg.mode_value_sstep = BNX_RXP_CPU_MODE_STEP_ENA;
cpu_reg 2619 dev/pci/if_bnx.c cpu_reg.state = BNX_RXP_CPU_STATE;
cpu_reg 2620 dev/pci/if_bnx.c cpu_reg.state_value_clear = 0xffffff;
cpu_reg 2621 dev/pci/if_bnx.c cpu_reg.gpr0 = BNX_RXP_CPU_REG_FILE;
cpu_reg 2622 dev/pci/if_bnx.c cpu_reg.evmask = BNX_RXP_CPU_EVENT_MASK;
cpu_reg 2623 dev/pci/if_bnx.c cpu_reg.pc = BNX_RXP_CPU_PROGRAM_COUNTER;
cpu_reg 2624 dev/pci/if_bnx.c cpu_reg.inst = BNX_RXP_CPU_INSTRUCTION;
cpu_reg 2625 dev/pci/if_bnx.c cpu_reg.bp = BNX_RXP_CPU_HW_BREAKPOINT;
cpu_reg 2626 dev/pci/if_bnx.c cpu_reg.spad_base = BNX_RXP_SCRATCH;
cpu_reg 2627 dev/pci/if_bnx.c cpu_reg.mips_view_base = 0x8000000;
cpu_reg 2660 dev/pci/if_bnx.c bnx_load_cpu_fw(sc, &cpu_reg, &fw);
cpu_reg 2663 dev/pci/if_bnx.c cpu_reg.mode = BNX_TXP_CPU_MODE;
cpu_reg 2664 dev/pci/if_bnx.c cpu_reg.mode_value_halt = BNX_TXP_CPU_MODE_SOFT_HALT;
cpu_reg 2665 dev/pci/if_bnx.c cpu_reg.mode_value_sstep = BNX_TXP_CPU_MODE_STEP_ENA;
cpu_reg 2666 dev/pci/if_bnx.c cpu_reg.state = BNX_TXP_CPU_STATE;
cpu_reg 2667 dev/pci/if_bnx.c cpu_reg.state_value_clear = 0xffffff;
cpu_reg 2668 dev/pci/if_bnx.c cpu_reg.gpr0 = BNX_TXP_CPU_REG_FILE;
cpu_reg 2669 dev/pci/if_bnx.c cpu_reg.evmask = BNX_TXP_CPU_EVENT_MASK;
cpu_reg 2670 dev/pci/if_bnx.c cpu_reg.pc = BNX_TXP_CPU_PROGRAM_COUNTER;
cpu_reg 2671 dev/pci/if_bnx.c cpu_reg.inst = BNX_TXP_CPU_INSTRUCTION;
cpu_reg 2672 dev/pci/if_bnx.c cpu_reg.bp = BNX_TXP_CPU_HW_BREAKPOINT;
cpu_reg 2673 dev/pci/if_bnx.c cpu_reg.spad_base = BNX_TXP_SCRATCH;
cpu_reg 2674 dev/pci/if_bnx.c cpu_reg.mips_view_base = 0x8000000;
cpu_reg 2707 dev/pci/if_bnx.c bnx_load_cpu_fw(sc, &cpu_reg, &fw);
cpu_reg 2710 dev/pci/if_bnx.c cpu_reg.mode = BNX_TPAT_CPU_MODE;
cpu_reg 2711 dev/pci/if_bnx.c cpu_reg.mode_value_halt = BNX_TPAT_CPU_MODE_SOFT_HALT;
cpu_reg 2712 dev/pci/if_bnx.c cpu_reg.mode_value_sstep = BNX_TPAT_CPU_MODE_STEP_ENA;
cpu_reg 2713 dev/pci/if_bnx.c cpu_reg.state = BNX_TPAT_CPU_STATE;
cpu_reg 2714 dev/pci/if_bnx.c cpu_reg.state_value_clear = 0xffffff;
cpu_reg 2715 dev/pci/if_bnx.c cpu_reg.gpr0 = BNX_TPAT_CPU_REG_FILE;
cpu_reg 2716 dev/pci/if_bnx.c cpu_reg.evmask = BNX_TPAT_CPU_EVENT_MASK;
cpu_reg 2717 dev/pci/if_bnx.c cpu_reg.pc = BNX_TPAT_CPU_PROGRAM_COUNTER;
cpu_reg 2718 dev/pci/if_bnx.c cpu_reg.inst = BNX_TPAT_CPU_INSTRUCTION;
cpu_reg 2719 dev/pci/if_bnx.c cpu_reg.bp = BNX_TPAT_CPU_HW_BREAKPOINT;
cpu_reg 2720 dev/pci/if_bnx.c cpu_reg.spad_base = BNX_TPAT_SCRATCH;
cpu_reg 2721 dev/pci/if_bnx.c cpu_reg.mips_view_base = 0x8000000;
cpu_reg 2754 dev/pci/if_bnx.c bnx_load_cpu_fw(sc, &cpu_reg, &fw);
cpu_reg 2757 dev/pci/if_bnx.c cpu_reg.mode = BNX_COM_CPU_MODE;
cpu_reg 2758 dev/pci/if_bnx.c cpu_reg.mode_value_halt = BNX_COM_CPU_MODE_SOFT_HALT;
cpu_reg 2759 dev/pci/if_bnx.c cpu_reg.mode_value_sstep = BNX_COM_CPU_MODE_STEP_ENA;
cpu_reg 2760 dev/pci/if_bnx.c cpu_reg.state = BNX_COM_CPU_STATE;
cpu_reg 2761 dev/pci/if_bnx.c cpu_reg.state_value_clear = 0xffffff;
cpu_reg 2762 dev/pci/if_bnx.c cpu_reg.gpr0 = BNX_COM_CPU_REG_FILE;
cpu_reg 2763 dev/pci/if_bnx.c cpu_reg.evmask = BNX_COM_CPU_EVENT_MASK;
cpu_reg 2764 dev/pci/if_bnx.c cpu_reg.pc = BNX_COM_CPU_PROGRAM_COUNTER;
cpu_reg 2765 dev/pci/if_bnx.c cpu_reg.inst = BNX_COM_CPU_INSTRUCTION;
cpu_reg 2766 dev/pci/if_bnx.c cpu_reg.bp = BNX_COM_CPU_HW_BREAKPOINT;
cpu_reg 2767 dev/pci/if_bnx.c cpu_reg.spad_base = BNX_COM_SCRATCH;
cpu_reg 2768 dev/pci/if_bnx.c cpu_reg.mips_view_base = 0x8000000;
cpu_reg 2801 dev/pci/if_bnx.c bnx_load_cpu_fw(sc, &cpu_reg, &fw);
cpu_reg 4490 dev/pci/if_bnxreg.h struct cpu_reg {